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    • 专利摘要:
    Die Erfindung bezieht sich auf einen Spannungsregler zum Regeln einer Eingabespannung (VPP1), um eine Ausgabespannung (Vreg) zu erzeugen und auszugeben, mit einem Spannungsteiler (213), der die Ausgabespannung (Vreg) herunterteilt, um eine geteilte Spannung (Vdiv) auszugeben, einem Komparator (201), der bestimmt, ob die geteilte Spannung (Vdiv) kleiner als eine Referenzspannung (Vref) ist, eine Treiberschaltung (202), die zwischen der Eingabespannung (VPP1) und der Ausgabespannung (Vreg) eingeschleift ist und in Reaktion auf das Vergleichsergebnis des Komparators (201) arbeitet, und einer Steuerschaltung (214), welche den Spannungsteiler (213) steuert, um die Ausgabespannung (Vreg) zu variieren, sowie auf einen zugehörigen Halbleiterspeicherbaustein. DOLLAR A Erfindungsgemäß umfasst der Spannungsteiler (213) eine Widerstandseinheit, deren Widerstandswerte in einer gewichteten Form gesteuert von der Steuerschaltung (214) veränderbar sind. DOLLAR A Verwendung z. B. für Halbleiterspeicherbausteine.
    公开号:DE102004013042A1
    申请号:DE200410013042
    申请日:2004-03-05
    公开日:2004-09-23
    发明作者:Seung-Keun Yongin Lee；Pyung-Moon Yongin Zhang
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C16-06
    专利说明:
    [0001] Die Erfindung betrifft einen Spannungsregler nachdem Oberbegriff des Patentanspruchs 1 und einen zugehörigen Halbleiterspeicherbaustein.
    [0002] Bekanntermaßen benutzt ein Spannungsreglereine Referenzspannung als Eingabespannung, um eine geregelte Ausgabespannungzur Verfügungzu stellen. In der Regel koppelt der Spannungsregler die geregelteAusgabespannung über eineWiderstandsschaltung zurückzu einem Komparator. Es ist erforderlich, den Widerstandswert des Rückkoppelzweigeszu variieren, so dass der Spannungsregler verschiedene erforderlicheSpannungspegel füreinen Halbleiterspeicherbaustein zur Verfügung stellt, insbesondere für einennichtflüchtigen Halbleiterspeicherbaustein.
    [0003] Ein herkömmlicher Spannungsregler umfasstdementsprechend einen Spannungsteiler mit einer Mehrzahl von Widerständen undeiner Mehrzahl von Schaltern. In einem solchen Spannungsregler wirdnur ein Schalter zu einem bestimmten Zeitpunkt ausgewählt, umden Wider standswert zu steuern. Der beschriebene herkömmlicheSpannungsregler weist die Unzulänglichkeitauf, dass die Anzahl der Widerständeund Schalter mit zunehmenden, für denHalbleiterspeicherbaustein erforderlichen Spannungspegeln proportionalansteigt.
    [0004] Es ist Aufgabe der Erfindung, einenSpannungsregler ohne die genannte Unzulänglichkeit anzugeben sowieeinen Halbleiterspeicherbaustein mit einem solchen Spannungsreglerbei relativ geringem Platzbedarf für einen Spannungsteiler desselbenzur Verfügungzu stellen.
    [0005] Die Erfindung löst diese Aufgabe durch einen Spannungsreglermit den Merkmalen des Patentanspruchs 1 und durch einen Halbleiterspeicherbausteinmit den Merkmalen des Patentanspruchs 11.
    [0006] Vorteilhafte Weiterbildungen derErfindung sind in den abhängigenAnsprüchenangegeben.
    [0007] Vorteilhafte Ausführungsformen der Erfindungsind in den Zeichnungen dargestellt und werden nachfolgend beschrieben.Es zeigen:
    [0008] 1 einBlockschaltbild eines Spannungsreglers,
    [0009] 2 einSchaltbild eines Ausführungsbeispielseines Schalters aus 1,
    [0010] 3 einSchaltbild eines Pegelschiebers aus 2,
    [0011] 4 einSchaltbild einer Steuerschaltung aus 1 undein zugehörigesSignalverlaufsdiagramm,
    [0012] 5 einSchaltbild eines anderen Ausführungsbeispielsdes Schalters aus 1,
    [0013] 6 einSchaltbild eines anderen Ausführungsbeispielsder Steuerschaltung aus 1 miteinem zugehörigenSignalverlaufsdiagramm,
    [0014] 7 einBlockschaltbild eines nichtflüchtigenHalbleiterspeicherbausteins,
    [0015] 8 einBlockschaltbild eines Spannungsreglers des nichtflüchtigenHalbleiterspeicherbausteins aus 7,
    [0016] 9 einBlockschaltbild eines Signalgenerators des Spannungsreglers aus 8 und
    [0017] 10 eineschematische Darstellung des Signalverlaufs einer Wortleitungsspannungin einem Programmiermodus füreinen nichtflüchtigenHalbleiterspeicherbaustein.
    [0018] 1 zeigtein Schaltbild eines erfindungsgemäßen Spannungsreglers, der einenKomparator 201, einen als Treiber benutzten PMOS-Transistor 202,einen Spannungsteiler 213 und eine Steuerschaltung 214 umfasst.
    [0019] Der Komparator 201 empfängt eineReferenzspannung Vref und eine geteilte Spannung Vdiv und bestimmt,ob die geteilte Spannung Vdiv kleiner als die Referenzspannung Vrefist. Der PMOS-Transistor 202 ist zwischen einer hohen SpannungVPP1 und einer geregelten Spannung Vreg eingeschleift und arbeitetin Abhängigkeitvom Vergleichsergebnis des Komparators 201. Der Spannungsteiler 213 teilt gesteuertvon der Steuerschaltung 214 die geregelte Spannung Vreg,um die geteilte Spannung Vdiv an den Komparator 201 auszugeben.
    [0020] Der Spannungsteiler 213 umfassteine Mehrzahl von Schaltern 209 bis 212 und eineMehrzahl von Widerständen 203 bis 208,die in Reihe geschaltet und zwischen der geregelten Spannung Vregund Masse eingeschleift sind. Einige der Widerstände 203 bis 208 sindals gewichtete Widerstände 205 bis 208 ausgeführt unddie anderen Widerstände 203, 204 sindals einheitliche Widerständeausgeführt. DerWiderstand 205 hat beispielsweise einen Widerstandswertvon R, die Widerstände 206, 207 und 208 habenbeispielsweise die Widerstandswerte 2R, 4R bzw. 8R. Die gewichtetenWiderstände 205 bis 208 sindjeweils zu einem korrespondierenden der Schalter 209 bis 212 parallelgeschaltet. Die Schalter 209 bis 212 werden inAbhängigkeitvon Steuersignalen SW1, SW2, SW3, SW4 der Steuerschaltung 214 ein- oderausgeschaltet, d.h. geschlossen oder geöffnet. Die Steuerschaltung 214 steuertden Spannungsteiler 213 so, dass die geteilte vom Spannungsteiler 213 ausgegebeneSpannung Vdiv stufenweise reduziert bzw. die geregelte SpannungVreg stufenweise erhöhtwerden kann.
    [0021] Nachfolgend wird die grundlegendeFunktionsweise des erfindungsgemäßen Spannungsreglersbeschrieben. Ist die geregelte Spannung Vreg kleiner als ein benötigter Spannungspegel,d.h. Vref>Vdiv, dannwird vom PMOS-Transistor 202 ein Strom zur Verfügung gestellt,um die geregelte Spannung Vreg auf den benötigten Spannungspegel anzuheben.Ist andererseits die geregelte Spannung Vreg größer als der benötigte Spannungspegel,d.h. Vref<Vdiv,dann wird der zur Verfügunggestellte Strom vom PMOS-Transistor 202 unterbrochen, um diegeregelte Spannung Vreg auf den benötigten Spannungspegel abzusenken.
    [0022] Im dargestellten Ausführungsbeispielbilden die Steuersignale SW1 bis SW4 einen 4-Bit-Steuercode. DasSteuersignal SW1 korrespondiert mit einem niederwertigen Bit (LSB)des Steuercodes und das Steuersignal SW4 korrespondiert mit einem höchstwertigenBit (MSB) des Steuercodes. Der mit dem niederwertigen Bit SW1 desSteuercodes korrespon dierende Widerstand 205 hat den kleinstenWiderstandswert R und der mit dem höchstwertigen Bit SW4 des Steuercodeskorrespondierende Widerstand 208 hat den größten Widerstandswert8R.
    [0023] Hat der Steuercode "SW4SW3SW2SW1" den Wert „0000", dann sind die Schalter 209 bis 212 alleleitend geschaltet und ein Strompfad zwischen den Widerständen 203 und 204 wirddurch die Schalter 209 bis 212 gebildet. Hierbeiwird die kleinste regelbare Spannung Vreg ausgegeben. Hat der Steuercode "SW4SW3SW2SW1" den Wert „0001", dann ist der Schalter 209 sperrendund die verbleibenden Schalter 210 bis 212 sindleitend geschaltet. Der Strompfad zwischen den Widerständen 203 und 204 wirdin diesem Fall durch die Schalter 210 bis 212 undden gewichteten Widerstand 205 gebildet. Entsprechend wirddie geregelte Spannung Vreg gegenüber dem vorherigen Spannungspegelum ein Spannungsinkrement ΔVerhöht.Hat der Steuercode "SW4SW3SW2SW1" den Wert „0010", dann ist der Schalter 210 sperrendund die verbleibenden Schalter 209, 211 und 212 sindleitend geschaltet und der Strompfad zwischen den Widerständen 203 und 204 wirddurch die Schalter 209, 211, 212 undden gewichteten Widerstand 206 gebildet. Entsprechend wirddie geregelte Spannung Vreg gegenüber dem vorherigen Spannungspegelum ΔV erhöht. Wirdauf diese Weise der Wert des Steuercodes "SW4SW3SW2SW1" stufenweise erhöht, dann resultiert darauseine stufenweise Erhöhungder geregelten Spannung Vreg.
    [0024] Der erfindungsgemäße Spannungsregler benutztnur vier gewichtete Widerständeund vier Schalter, um die geregelte Spannung Vreg zur Verfügung zustellen, die stufenweise oder schrittweise variierbar ist und beispielsweisesechzehn Pegel umfasst. Werden anstelle der gewichteten Widerstände gleicheWiderständebenutzt, dann werden mehr Widerstände und Schalter benötigt, umdie geregelte Spannung Vreg mit sechzehn Pegeln zur Verfügung zu stellen.
    [0025] 2 zeigtein Schaltbild einer möglichen Realisierungder Schalter aus 1.Wie aus 2 ersichtlichist, überbrückt derin seinem Schaltungsaufbau detailliert gezeigte Schalter 209 dengewichteten Widerstand 205 in Reaktion auf das SteuersignalSW1. Der Schalter 209 umfasst ein Übertragungsgatter TG1, PegelschieberLS1, LS2 und einen Inverter INV1. Die anderen Schalter 210, 211, 212 habenjeweils den gleichen Aufbau wie der Schalter 209. Der PegelschieberLS1 arbeitet mit einem bestimmten höheren Spannungspegel VPP2 undder Pegelschieber LS2 arbeitet mit der Ausgabespannung Vreg desSpannungsreglers.
    [0026] 3 zeigteine möglicheRealisierung der Pegelschieber LS1, LS2. Wie daraus ersichtlich,umfassen die Pegelschieber LS1, LS2 in diesem Beispiel jeweils PMOS-TransistorenMP1, MP2, einen Inverter INV2 und NMOS-Transistoren MN1, MN2. Ist einEingabesignal IN auf einem niedrigen Pegel, dann ist ein AusgabesignalOUT auch auf einem niedrigen Pegel. Ist das Eingabesignal IN aufeinem hohen Pegel, dann ist das Ausgabesignal OUT auf dem hohenPegel der hohen Spannung VPP2. Gemäß den genannten Bedingungenist das ÜbertragungsgatterTG1 nicht leitend, wenn das Steuersignal SW1 auf einem hohen Pegelist, und der Überbrückungspfaddes gewichteten Widerstandes 205 ist unterbrochen. Istdas Steuersignal SW1 auf einem niedrigen Pegel, dann ist das Übertragungsgatter TG1leitend und der Überbrückungspfadfür dengewichteten Widerstand 205 ist geschlossen.
    [0027] 4 zeigtein Schaltbild einer möglichen Realisierungder Steuerschaltung aus 1.Wie aus 4 ersichtlichist, umfasst die Steuerschaltung 214 einen binären Zähler, derim Betrieb mit einem Taktsignal CLK synchronisiert ist. Der Zähler umfasstvier in Reihe geschaltete D-Flip-FlopsDFF1, DFF2, DFF3, DFF4. Wie weiter aus 4 ersichtlich ist, wird die geregelteSpannung Vreg des Spannungsreglers schrittweise entsprechend denWerten der Steuersignale SW1 bis SW4 erhöht. Die Steuercodes sind zurstufenweisen Veränderungmit dem Taktsignal CLK synchronisiert.
    [0028] Hat der Steuercode "SW4SW3SW2SW1" beispielsweise denWert „0000", dann sind die Schalter 209 bis 212 aus 1 alle leitend geschaltetund der Strompfad zwischen den Widerständen 203 und 204 wirddurch die Schalter 209 bis 212 gebildet. Hierbeiwird die kleinste regelbare Spannung Vreg ausgegeben. Hat der Steuercode "SW4SW3SW2SW1" den Wert „0001", dann ist der Schalter 209 sperrendund die verbleibenden Schalter 210 bis 212 sindleitend geschaltet. Der Strompfad zwischen den Widerständen 203 und 204 wird durchdie Schalter 210 bis 212 und den gewichteten Widerstand 205 gebildet.Entsprechend wird die geregelte Spannung Vreg gegenüber demvorherigen Spannungspegel um ΔVerhöht.Hat der Steuercode "SW4SW3SW2SW1" den Wert „0010", dann ist der Schalter 210 sperrendund die verbleibenden Schalter 209, 211 und 212 sindleitend geschaltet und der Strompfad zwischen den Widerständen 203 und 204 wirddurch die Schalter 209, 211, 212 undden gewichteten Widerstand 206 gebildet. Entsprechend wirddie geregelte Spannung Vreg gegenüber dem vorherigen Spannungspegelum ΔV erhöht. Wirdder Wert des Steuercodes "SW4SW3SW2SW1" dergestalt stufenweiseerhöht,dann resultiert daraus eine stufenweise Erhöhung der geregelten Spannung Vreg,wie im unteren Teilbild von 4 diagrammatischillustriert.
    [0029] Bei diesem Ausführungsbeispiel ist die Anzahlder Flip-Flops, aus denen der Zähler 214 aufgebautist, von der Anzahl der Spannungspegel der geregelten Spannung Vregabhängig.Für beispielsweise16 Stufen (24) der geregelten Spannung Vregsind vier Flip-Flops erforderlich. Für 32 Stufen (25) der geregelten Spannung Vreg sind fünf Flip-Flopserforderlich.
    [0030] 5 zeigtein Schaltbild der Schalter des Spannungsteilers bei einem anderenAusführungsbeispielder Erfindung. Wie aus 5 ersichtlichist, unterscheiden sich die Schalter 209, 210,die jeweils niederwertigere Bitsignale SW1, SW2 des Steuercodesempfangen, von den Schaltern 211, 212, die höherwertigeBitsignale SW3, SW4 des Steuercodes empfangen. Anders ausgedrückt, dieSchalter 209, 210 umfassen jeweils einen NMOS-Transistorund einen Pegelschieber, währenddie Schalter 211, 212 jeweils ein Übertragungsgatter,einen Inverter und Pegelschieber mit dem Aufbau wie im Beispielvon 2 umfassen. In denSchaltern 209, 210 arbeitet der Pegelschiebermit der Spannung VPP2, die kleiner als die hohe Spannung VPP1 ist,mit welcher der Spannungsregler versorgt wird.
    [0031] Selbstverständlich kann der Spannungsreglerauch so aufgebaut sein, dass die geregelte Spannung Vreg stufenweiseverkleinert wird, wenn die Steuersignale SW1 bis SW4 von der Steuerschaltung 214 synchronisiertmit dem Taktsignal CLK sequentiell variiert werden. Dies kann beispielsweise dadurcherreicht werden, dass der Aufwärtszähler durcheinen Abwärtszähler ersetztwird, wie dies bei einer entsprechend modifizierten Steuerschaltung 214' gemäß 6 realisiert ist. Für den Falldes Abwärtszählers werdendie komplementärenAusgabesignale Qb von D-Flip-Flops DFF1' bis DFF4' als Steuersignale SW1 bis SW4 benutzt.Das untere Teilbild von 6 illustriertdiagrammatisch die stufenweise Reduzierung der geregelten SpannungVreg.
    [0032] 7 zeigtein Blockschaltbild eines nichtflüchtigen Halbleiterspeicherbausteins 300.Wie aus 7 ersichtlichist, umfasst der nichtflüchtigeHalbleiterspeicherbaustein 300 ein Speicherzellenfeld 310,das als Matrix aus Zeilen, d.h. Wortleitungen WL0 bis WLi, und Spalten,d.h. Bitleitungen BL0 bis BLj, ausgeführt ist. Jede SpeicherzelleMC ist als nichtflüchtigeSpeicherzelle zum Speichern einer Einzelbitdateninformation wie „0" und „1" ausgeführt. Alternativkann jede Speicherzelle MC als Speicherzelle zum Speichern einerMehrbitdateninformation wie „00", „01", „10" und „11" ausgeführt sein.Ein Decoder 320 wählteine der Zeilen entsprechend einer Auswahlinformation aus, beispielsweiseeiner Zeilenadresseninformation, und versorgt die ausgewählte Zeilemit einer Wortleitungsspannung. Der Decoder 320 ist ausdem Stand der Technik bekannt und kann auf verschiedene Arten realisiertwerden. Ein Wortleitungsspannungsgenerator 330 gibt diegeregelte Spannung Vreg an den Decoder 320 als Wortleitungsspannungzur Versorgung der ausgewählten Zeileaus. Der Wortleitungsspannungsgenerator 330 umfasst einenSpannungsgenerator 332 zum Erzeugen der hohen Spannung VPP1, diegrößer alseine Versorgungsspannung ist, und einen Spannungsregler 334 zumRegeln der hohen Spannung VPP1 auf die geregelte Spannung Vreg mitdem gewünschten Pegel.Der Spannungsregler 334 wird mit der hohen Spannung VPP1versorgt, um die geregelte Spannung Vreg mit unterschiedlichen Pegelnauszugeben. Der Spannungsregler 334 gibt z.B. jeweils Spannungenaus, die fürLesevorgänge,Löschvorgänge, Verifizierungsvorgänge für das Löschen, Programmiervorgänge undVerifizierungsvorgängefür dasProgrammieren des nichtflüchtigenHalbleiterspeicherbausteins erforderlich sind. Wie aus dem Standder Technik bekannt ist, nimmt die Programmierspannung während einesProgrammiervorgangs graduell zu. Hingegen werden diese Lese-, Lösch- undVerifizierungsspannungen währendeines entsprechenden Vorgangs, d.h. eines Lese-, Lösch- bzw.Verifizierungszyklus, auf einem konstanten Pegel gehalten. Der Spannungsregler 334 zurErzeugung dieser verschiedenen Spannungen ist in seinem Aufbau in 8 dargestellt.
    [0033] Wie aus 8 ersichtlich ist, umfasst der Spannungsregler 334 einenKomparator 351, einen PMOS-Transistor 352, einenSpannungsteiler 363 und eine Steuerschaltung 369.Der Komparator 351, der PMOS-Transistor 352 und der Spannungsteiler 363 entsprechenim Wesentlichen den Komponenten aus 1.Deshalb wird hier auf eine wieder holte Beschreibung verzichtet.Im Unterschied zu 1 gibtdie Steuerschaltung 369 aus 8 denSteuercode betriebsartabhängigmit einem festen oder variablen Wert aus.
    [0034] Ein erster Signalgenerator 364 derSteuerschaltung 369 erzeugt beispielsweise während des ProgrammiervorgangsProgrammiersteuersignale PSW1 bis PSW4, deren Zustand variiert.Der Signalgenerator 364 umfasst einen Zähler gemäß 4. Ein zweiter Signalgenerator 365 erzeugtVerifizierungssteuersignale VSW1 bis VSW4 während eines Programmier- oderLöschverifizierungsvorgangsund die Verifizierungssteuersignale VSW1 bis VSW4 werden stets aufeinem konstanten Pegel gehalten. Ein dritter Signalgenerator 366 erzeugtLöschungssteuersignaleESW1 bis ESW4 währendeines Löschvorgangs,die auf einem konstanten Pegel gehalten werden. Ein vierter Signalgenerator 367 erzeugtLesesteuersignale RSW1 bis RSW4 während eines Lesevorgangs, dieauf einem konstanten Pegel gehalten werden. Wie aus 9 ersichtlich ist, sind der zweite bisvierte Signalgenerator 365 bis 367 in einer möglichenRealisierung aus PMOS-Transistoren MP10, MP12 und NMOS-Transistoren MN10,MN12 aufgebaut, um Signale mit derartigen festen Werten zu erzeugen.
    [0035] Eine Auswahlschaltung 368 wählt Ausgabesignalevon einem der Signalgeneratoren 364 bis 367 abhängig vomBetriebsmodus aus, um die ausgewähltenAusgabesignale als Steuersignale SW1 bis SW4 auszugeben. Die Auswahlschaltung 368 wählt beispielsweisebei einem Programmiervorgang die Ausgabesignale PSW1 bis PSW4 desSignalgenerators 364 aus, bei einem Verifizierungsvorgangwerden die Ausgabesignale VSW1 bis VSW4 des Signalgenerators 365 ausgewählt, beieinem Löschvorgang werdendie Ausgabesignale ESW1 bis ESW4 des Signalgenerators 366 ausgewählt undbei einem Lesevorgang werden die Ausgabesignale RSW1 bis RSW4 desSignalgenerators 367 ausgewählt.
    [0036] Füreinen Speicherbaustein zum Speichern von Mehrbitinformationen wirddas bekannte Incremental-Step-Puls-Programming(ISPP)-Verfahren benutzt,um eine kompakte Zellverteilung zu erhalten und die Wortleitungsspannungzu steuern. So wird beispielsweise, wie in 10 dargestellt ist, die Wortleitungsspannungbei einem Programmierverifizierungsvorgang auf 6,5V gehalten undwährendeines Programmiervorgangs schrittweise um ungefähr 0,2V je Programmierschritterhöht.Immer wenn ein Programmierschritt beginnt, wird der Ausgabewert desZählers364 um eins erhöht,so dass die geregelte Spannung Vreg um ΔV ansteigt. Der erfindungsgemäße Spannungsregler 334 istfür Speicherbausteinezum Steuern der Wortleitungsspannung gemäß dem ISPP-Verfahren vorteilhaft.Wird die Wortleitungsspannung gemäß dem ISPP-Verfahren gesteuert,dann wird die Wortleitungsspannung schrittweise von 1,2V bis 9Vum 0,2V-Schritte erhöht.Zu diesem Zweck werden bei herkömmlichenSpannungsreglern 50 bis 60 Widerstände mitkorrespondierenden Schaltern benötigt.Der erfindungsgemäße Spannungsreglermit einer gewichteten Widerstandstruktur kann mit nur 5 bis 6 gewichtetenWiderständen undkorrespondierenden Schaltern realisiert werden.
    [0037] Die Erfindung wurde im Zusammenhangmit Flash-Speichern vom NOR-Typals nichtflüchtige Speicherbeschrieben, ist aber nicht auf solche Speichertypen beschränkt. DieErfindung kann beispielsweise auch auf Flash-Speicher vom NAND-Typangewendet werden.
    [0038] Wie oben ausgeführt ist, benutzt die vorliegendeErfindung gewichtete Widerstände,um den Spannungsteiler aufzubauen, so dass die Anzahl der Widerstände undSchalter reduziert werden kann, auch wenn Spannungen mit verschiedenenPegel erzeugt werden sollen.
    权利要求:
    Claims (12)
    [1] Spannungsregler zum Regeln einer Eingabespannung(VPP1), um eine Ausgabespannung (Vreg) zu erzeugen und auszugeben,mit – einemSpannungsteiler (213, 363), der die Ausgabespannung(Vreg) herunterteilt, um eine geteilte Spannung (Vdiv) auszugeben, – einemKomparator (201, 351), der bestimmt, ob die geteilteSpannung (Vdiv) kleiner als eine Referenzspannung (Vref) ist, – einerTreiberschaltung (202, 352), die zwischen der Eingabespannung(VPP1) und der Ausgabespannung (Vreg) eingeschleift ist und in Reaktionauf das Vergleichsergebnis des Komparators (201, 351)arbeitet, und – einerSteuerschaltung (214, 368), welche den Spannungsteiler(213, 363) steuert, um die Ausgabespannung (Vreg)zu variieren, dadurch gekennzeichnet, dass – der Spannungsteiler(213, 363) eine Widerstandseinheit umfasst, derenWiderstandswerte in einer gewichteten Form gesteuert von der Steuerschaltung (214, 368)veränderbarist.
    [2] Spannungsregler nach Anspruch 1, dadurch gekennzeichnet,dass – einEingabeanschluss zum Eingeben einer hohen Spannung (VPP1) als Eingabespannungund ein Ausgabeanschluss zum Ausgeben der Ausgabespannung (Vreg)vorgesehen sind und – dieWiderstandseinheit mehrere Widerstände umfasst, die zwischen demAusgabeanschluss und einer Massespannung in Reihe geschaltet sind.
    [3] Spannungsregler nach Anspruch 1 oder 2, dadurch gekennzeichnet,dass die Widerstandswerte binärgewichtet sind.
    [4] Spannungsregler nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass die Steuerschaltung (214)einen Zählerumfasst, der in Reaktion auf ein Taktsignal (CLK) einen Steuercodeerzeugt.
    [5] Spannungsregler nach Anspruch 4, dadurch gekennzeichnet,dass der Zählerein Aufwärts-oder ein Abwärtszähler ist.
    [6] Spannungsregler nach einem der Ansprüche 1 bis5, dadurch gekennzeichnet, dass die Widerstandseinheit eine Mehrzahlvon gewichteten Widerständen(205 bis 208, 355 bis 358) undSchalter (209 bis 212, 359 bis 362)umfasst, die jeweils zu einem der gewichteten Widerstände (205 bis 208, 355 bis 358)parallel geschaltet sind und von der Steuerschaltung (214, 368)steuerbar sind.
    [7] Spannungsregler nach Anspruch 6, dadurch gekennzeichnet,dass der gewichtete Widerstand (205, 355), dermit einem niederwertigsten Bit (SW1) des Steuercodes korrespondiert,den kleinsten Widerstandswert (R) hat und der gewichtete Widerstand(208, 358), der mit einem höchstwertigen Bit (SW4) desSteuercodes korrespondiert, den größten Widerstandswert (8R)hat.
    [8] Spannungsregler nach Anspruch 6 oder 7, dadurch gekennzeichnet,dass wenigstens ein Teil der Schalter (209 bis 212, 359 bis 362)folgende Komponenten umfasst: – einen ersten und einen zweitenPegelschieber (LS1, LS2), die jeweils ein korrespondierendes Bitsignal(SW1 bis SW4) des Steuercodes empfangen, – einen Inverter (INV1), derein Ausgabesignal des ersten Pegelschiebers (LS1) empfängt, und – ein Übertragungsgatter(TG1), das parallel zum korrespondierenden gewichteten Widerstand(205 bis 208) geschaltet ist und in Reaktion aufAusgabesignale des Inverters (INV1) und des zweiten Pegelschiebers(LS2) arbeitet.
    [9] Spannungsregler nach einem der Ansprüche 6 bis8, dadurch gekennzeichnet, dass ein oder mehrere Schalter (209, 210, 359, 360),die niederwertigere Bitsignale (SW1, SW2) des Steuercodes empfangen, jeweilsfolgende Komponenten umfassen: – einen einzelnen Pegelschieber(LS1), der jeweils ein korrespondierendes Bitsignal (SW1, SW2) des Steuercodesempfängt,und – einenNMOS-Transistor (MN3, MN4), der parallel zum korrespondierendengewichteten Widerstand (205, 206) geschaltet istund in Reaktion auf ein Ausgabesignal des Pegelschiebers (LS1) arbeitet.
    [10] Spannungsregler nach Anspruch 5, dadurch gekennzeichnet,dass der erste und/oder einzelne Pegelschieber (LS1) mit einer höheren Spannung (VPP2)als die Versorgungsspannung (VPP1) und/oder der zweite Pegelschiebermit der Ausgabespannung (Vreg) arbeitet.
    [11] Halbleiterspeicherbaustein mit – einemSpeicherzellenfeld (310), das als Matrix aus Zeilen undSpalten ausgeführtist, – einemDecoder, der eine der Spalten auswählt, um diese Spalte mit einerWortleitungsspannung (Vreg) zu versorgen, und – einemWortleitungsspannungsgenerator (330), der aus einer hohenSpannung (VPP1) die Wortleitungsspannung (Vreg) erzeugt, dadurchgekennzeichnet, dass – derWortleitungsspannungsgenerator (330) einen Spannungsgenerator(332), der eine hohe Spannung (VPP1) erzeugt, und einen Spannungsregler(334) nach einem der Ansprüche 1 bis 10 umfasst.
    [12] Halbleiterspeicherbaustein nach Anspruch 11, dadurchgekennzeichnet, dass die Steuerschaltung (369) des Spannungsreglers(334) folgende Elemente enthält: – einen ersten Signalgenerator(364), der einen graduell veränderbaren Codewert (PSW1 bisPSW4) erzeugt, – einenzweiten Signalgenerator (365, 366, 367),der einen festen Codewert (VSW1 bis VSW4, ESW1 bis ESW4, RSW1 bisRSW4) erzeugt, und – eineAuswahlschaltung (368), die den ersten oder zweiten Signalgeneratorabhängigvom Betriebsmodus des Halbleiterspeicherbausteins auswählt, um denvom ausgewähltenSignalgenerator erzeugten Code als Steuercode auszugeben.
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    同族专利:
    公开号 | 公开日
    KR100553681B1|2006-02-24|
    JP4456890B2|2010-04-28|
    KR20040079119A|2004-09-14|
    US7002869B2|2006-02-21|
    US20040174150A1|2004-09-09|
    JP2004273103A|2004-09-30|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-09-23| OP8| Request for examination as to paragraph 44 patent law|
    2011-02-11| R016| Response to examination communication|
    2012-02-09| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|Effective date: 20111001 |
    优先权:
    申请号 | 申请日 | 专利标题
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